游戏脑力 wrote:
的确是透过这一层Scalable Fabric Gen2把主cpu和4个lpe核物理间隔开来。
Fabric 這裡難道是塑膠纖維?
所以 AMD Infinity Fabric 也是物理層分開 chiplets?
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cruiseton wrote:
好吧. 雖然早已知道...(恕刪)
Infinity Fabric實際上是由傳輸資料的Infinity Scalable Data Fabric(SDF)和
負責控制的Infinity Scalable Control Fabric(SCF)兩個系統組成，
如果把Infinity SDF比喻為晶片運輸資料的血管，Infinity SCF就是晶片的神經了。
SDF的設計目標是連接許多引擎的情況下，仍能維持傳輸資料的高拓展性。而SCF則是將不同的SoC納入同一控制下的系統。這些SoC不僅包括桌面版的CPU Summit Ridge，還包括伺服器的CPU Naples、行動版的APU Raven Ridge、以及GPU Vega系列。 Ryzen以後的AMD SoC都將基於Infinity Fabric打造。
IF是將資料傳輸與控制集為一體的AMD自主IP，算是內部機密，不會對其他廠商公開規格。因為IF算是AMD為了提供自家產品互聯才開發的，但其他廠商的設計如果想取得授權，整合IF就很容易。
Infinity Fabric SDF在片上（on die）和晶片間連接（off-die ）有兩個不同的系統。晶片上的SDF在晶片裡將CPU核心、GPU核心、IMC等連在一起，而晶片間的SDF負責在封裝上將不同的die連在一起，或是多路插槽連接。
這些Infinity Fabric的邏輯層都是通用的，邏輯層協定通用了，on-die和off-die連接協定無需轉換。
更新：
至於Chiplet間Infinity Fabric 物理層（GMI
依照產品定位及成本，主要有兩種方案：
Zen 2 開始便使用「SERDES」方案
透過 串列器將平行資料轉為串列位元流，讓資料在 CCD 與 IOD 之間跨封裝傳送
CCD上有兩組，一般Ryzen只會啟用一組，
EPYC才會同時啟用
預計下一代 Zen 6 採用的 D2D 並行互聯
透過InFO-oS 封裝（基板扇出型整合封裝）和 RDL 技術（重分佈層），轉向多條短並行線路，可以消除重複的 PHY 工作並減少往返延遲，同時允許透過添加實體通道來擴展原始頻寬，已透過 Strix Halo 實作驗證。
兩者比較
右側為重新流片的Zen5 CCD
取消了SERDES PHY 改採線路直通
也了消除了 轉換延遲 轉換r耗電
同時避開了SERDES PHY難以縮小的問題
但不確定能跟zen5版本X3D相容
（CCD蓋住L3，舊版是L3蓋住CCD
更新2
AMD於MI300系列產品發表時，已宣布將向生態系統合作夥伴提供Infinity Fabric技術，例如博通(Broadcom)便表示該公司新世代交換器(Switch)將支援Infinity Fabric。
ZEN6 D2D封裝不一定要用台積電InFO-oS，矽品及日月光也有類似功能的2.5D封裝，AMD應該會優先考慮價格來下封測訂單。
ISSCC2025：AMD Zen5關鍵提升之L3 3D V-Cache和Infinity Fabric介紹
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何必大费周章把lpe核物理上搬离后中间再放一层来连接lpe核和主cpu集群？
他实际上就是先物理隔开，在透过Scalable Fabric Gen2来实现互联。目的就是为了实现两种不同的供电模式，提供不同的电压
在meteorlake 时lpe核是放在不同die ，die和die之间的互连 当时效果很差，meteorlake的lpe核只有在睡眠时才会被唤醒
arrowlake时 用的应该是Scalable Fabric Gen1无法实现主cpu集群和lpe核同时运行（部分软件可以）
Scalable Fabric Gen2 包括lunarlake 才能实现lpe核和主cpu集群核心同时全核运行。
问题是，这么折腾为什么？
如果这种物理上的隔离没有意义，何必大费周章，折腾好几年
所以整个看下来，真相是要实现两种物理隔离的cpu提供不同供电模式不难，真正难的不同供电模式下两种不同cpu的互连。Scalable Fabric Gen就是扮演这个角色。而且是经过好几代不停努力的结果。
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Power gating 從 Intel Turbo Boost 1.0 就有, 四個核心可以關掉三個, 把電壓電流只給第四核, 和你另一篇一直提的 EMIB封裝又有何關係?
Power gating 是利用 Header Transitors (PMOS) 和 Footer Transitors (NMOS) 內部電路來控制, 和 tiles 物理分隔是二碼子事
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CPU 的 電壓電流從何而來? 看過 CPU 底部 Vcc , Vss 針腳分佈嗎 ? 難道所有電壓電流都必需通過 LPE island 來控制電壓電流流向 E-cores, P-cores? E-cores, P-cores 變成 LPE 用電渠道的中下游?
"示意"圖
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Q9550 wrote:
Maia 200晶片，採用台積電3奈米製程，每顆片晶片包含超過1,400億個電晶體，配備216GB HBM3e記憶體，頻寬達7 TB/s，以及272MB片上SRAM，專門設計
https://finance.yahoo.com/news/microsoft-announces-faster-more-cost-165819818.html
微軟已經在研發Maia 200的繼任者，代號為Clea（即Maia 300）。這款產品不會在台灣的台積電生產，而是在美國生產。
此舉旨在確保供應鏈安全。一旦台灣局勢緊張，可透過位於美國亞利桑那州或俄亥俄州的英特爾公司獲得供應保障。
英特爾勝出的另一個原因是台積電通常訂單已排滿，訂單來自蘋果、英偉達和其他公司。
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