JB.L wrote:
D 件也是 2025 ROG STRIX SCAR 16/18 跟過往大不同之處，看不到任何螺絲的這款電競筆電採用 ROG 獨家的「Q-latch」設計，將快拆卡榫往旁邊一推就能秒卸下筆電底蓋，沒有一顆螺絲要轉開、也不需要任何工具，
異曲同工之妙，這設計真的很棒，可惜採用的機種極少。
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不過這個燈光秀會不會影響效能啊
一定會，各板廠配的自家燈控效率都不怎樣，國內外都有人測過燈控on/off的差異，大概會造成5%左右的效能損失
畢竟為了要同步只能一直讀寫，還要開放給其他周邊用
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STRIX SCAR 終於跟進了，不過還是希望西風 G14 / G16 也能回歸 AniMe Matrix 動態燈效[鬼]
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機身底部 Q-latch 設計挺方便的，也可以避免拆背蓋一些悲劇發生 [XD]
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對技術資料有點興趣的可以看一下這篇訪談
裏頭在講的是Strix Halo SoC的互聯技術
相對於目前zen5於DT上仍在採用的銅連結，優缺點是反過來的
DT上的GMI PHY是建立在ABF等基板的銅連線，優點是成本低.布線簡單，缺點是頻寬跟能耗較差
以InFO做連結則反過來，優點是高頻寬.能耗好，缺點則是需要大量佈線(用半導體技術取代導線載板，可取得更輕薄的總構成尺寸及降低晶片功耗)
而現有的2.5D封裝InFO所採用的中繼層基本上就是一個大型矽晶片作為墊在底部去取代基板
(目前的資料看tsmc應該主要是用14nm，intel同樣技術概念的2.5D封裝中繼層則是用22nm)
這片中繼層的尺寸是其覆蓋在上層建築所有小晶片的總和再略大，也就是那兩顆CCD跟SOC Die下那片略大一圈得黑色面積的東西，因此對於較大尺寸的晶片產品構成來說也是筆不小的成本
相較於之前得Strix Point Die Size 232.5mm²，Strix Halo CCD*2+SOC Die提高到約439mm²(還不計入底下那片至少439mm²+以上的14nm矽中繼層得部分)
通常會使用立體封裝的產品都是因為有其特定要求而作，比如為了減輕把全部電路都塞在一大片先進製程的產能不足與高成本，提高總規模，改善能耗或是縮減體積，改善良率這些等等
甚至於在未來先進製程越趨昂貴，許多IO或快取等這些幾乎吃不到微縮紅利的狀態下，將多種製程的分割晶片以立體封裝技術結合的產品將會越來越多(現在的INTEL各新產品便已如此)
再回頭談談Soc Die
SOC裏頭的4通LPDDR5能強化多核吞吐能力，以及在CPU/GPU間靈活分配運用
(這不是什麼新技術，畢竟AMD早在遊戲主機上用過，只是遊戲主機商考量到成本跟GPU所需頻寬，不會用DDR系而是用GDDR，因此較高的延遲會導致CPU性能較為削弱，但既然是只供遊戲主機用就沒差)
32MB的無限快取則是作為彌補記憶體頻寬的一種緩衝(從技術訪談看，也可以設定給CPU或其他組件使用，只是目前評估無需要，因此被軟體鎖定給主要供GPU運用)，但32MB按過去評測與資料，大約只夠1080P的設定，不過也大致符合其GPU規模的可用性能就是
這兩樣好料很可惜在DT上未來ZEN6的DT上都不會看到
因為要沿用AM5平台的LGA 1718就不可能改，除非有出個AM5+之類的，無限快取也只是應對比較有點規模的GPU時才有的輔助，不過從現有的各種資料看改InFO應該是會有，不然ZEN6 CCD若再度提高核心數時，目前GMI3已顯不足的上下傳頻寬會更限制多核心發揮極限
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不知道行動版的出來之後會不會跟桌上型的一樣被搶光
小惡魔市集
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